开源一个自己画的超迷你FPGA核心板 / Xilinx/Altera/FPGA/CPLD/Verilog / WhyCan Forum(哇酷开发者社区)

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开源一个自己画的超迷你FPGA核心板 / Xilinx/Altera/FPGA/CPLD/Verilog / WhyCan Forum(哇酷开发者社区)

2024-04-20 14:11| 来源: 网络整理| 查看: 265

Rev 4已更新,本版本增加了1个可变电压IO口和一个5V IO口,去掉了1个3.3V IO口,并去掉了动态更改5V IO方向的能力。

本版本5V IO方向可在烧录PMIC固件是更改,也可通过I2C在MCU里更改,该部分代码尚未实现。

本版本将LGA焊盘改为BGA焊盘以改善焊接良率及可靠性,同时微调RC器件参数以增强系统稳定性并减少贴片成本。

本版本增加了USB双缓冲和TCK恒定时钟输出功能,用以实现高速下载以及FPGA Flash编程(固件已实现,上位机尚未实现)。

本版本增加了VBUS分压器开关,因此VBUS分压电阻在不读取VBUS电压时不消耗功率,从而减少待机功耗。

本版本将上位机软件从Python移植至NodeJS(错误的决定,未来还会移植回Python),并重构了USB底层API。

https://github.com/blueskull/PicoGate

https://github.com/blueskull/CH552-JTAG

本坑已填,硬件除非有明显bug,否则不会更新。软件会继续添加功能。

同时,硬件开新坑,基于ESP8685的无线GW1NZ核心板,板载ESP的所有可用ADC+GW1NZ的所有可用IO+PMIC的若干路5V IO。敬请期待。



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